ASML Holding NV（ASML）研报解读

概览

本报告解读了为何Bernstein将High-NA EUV视为半导体缩放的下一步，以及ASML的长期利好。报告认为，尽管新扫描仪因半场曝光存在结构性吞吐量劣势，但其更高的分辨率和对比度可降低总图形化成本。

核心观点

Bernstein的核心论点是，受AI、云计算、高性能计算和先进移动设备对更高算力及存储密度需求的推动，逻辑和DRAM的缩放将持续进行。逻辑金属间距预计将从2018年N7的约40nm降至2027年A14的约21nm，并在A2之后可能进一步进入14–10nm区间。DRAM特征尺寸预计将从1Y的约17–18nm降至1d的约10nm，最终向7–8nm迈进。在这些尺寸下，Low-NA EUV日益需要双重或三重图形化，增加掩模、光刻-刻蚀循环、成本、周期时间和缺陷机会。因此，Bernstein认为，更高分辨率的光刻是持续节点迁移的前提，而非可选升级。 High-NA EUV在保留13.5nm EUV波长的同时，将数值孔径从0.33提高至0.55。Bernstein称，这将演示分辨率从约13nm提升至约8nm，可实现约1.7x更小特征和最高2.8x更高图形密度。更高对比度使局部关键尺寸均匀性改善约40%，图形变异降低1.4x，剂量降低1.4x。这些优势可在关键层以单次High-NA曝光替代多重图形化的Low-NA流程，减少掩模、非光刻加工、周期时间和缺陷风险。报告列举关键层约20%至35%的成本优势，并估计High-NA单次曝光流程中的光刻资本开支和运营开支可高约1.2x，尽管总图形化成本下降，从而将价值从刻蚀、沉积及其他非光刻步骤转向ASML设备。 技术上的取舍来自EXE平台的变形光学。其4x乘8x缩小倍率保留了标准光罩，但将晶圆曝光场从约26 × 33mm缩小至26 × 16.5mm。较小的曝光场使覆盖整片晶圆所需曝光次数约翻倍，并可能令大型逻辑芯片需要AB拼接，降低生产率且增加叠对、连续性和布线复杂度。High-NA的焦深裕度也约小2.5–3x。ASML通过8g晶圆台、约为Low-NA两倍的加速度、32g掩模台、约为Low-NA四倍的加速度、更低剂量和更高光源功率部分抵消这些限制。尽管如此，Bernstein强调，由于半场曝光，High-NA在扫描仪吞吐量上仍结构性低于Low-NA：后续Low-NA路线图达到300–330 WPH，而当前High-NA路线图仅略高于210 WPH。 设备成熟度是经济性的核心。EXE:5200B在AA模式下达到175 WPH、机器匹配叠对不超过0.8nm，客户可用性超过80%；ASML目标是在2026年第四季度实现90%可用性，并在之后三至四年达到约95%。Bernstein估计，达到95%可用性将使单掩模High-NA曝光成本下降23%，从约€82降至约€63。对于需拼接的大芯片，当前EXE:5200B的AB吞吐量为135 WPH，而AA为175 WPH，低约23%。报告估计，2025年每次High-NA曝光的光刻设备成本，AA为Low-NA的2.4x，AB为3.1x；至2030年分别收窄至1.9x和2.1x。因此，报告从完整图形化流程而非单看扫描仪WPH或单次曝光来评估经济性。 DRAM预计将更早、更广泛地采用High-NA，因为其较小的芯片通常无需拼接。对于15nm接触孔，Bernstein称，原本需两次Low-NA EUV曝光加一次DUV曝光的流程，可由一次High-NA曝光替代，带来报告所称30%的成本优势，并减少掩模、步骤、缺陷及厂房空间需求。在P40–P28 DRAM接触孔间距范围内，High-NA在45–53 mJ/cm²剂量下实现1.4–2.3nm的LCDU；相比之下，Low-NA在约63–73 mJ/cm²的实际剂量下LCDU为2.4–3.6 nm。Bernstein指出，为匹配High-NA的LCDU，Low-NA理论上需191–238 mJ/cm²的剂量，这支持了在LCDU相等时High-NA单次曝光相对Low-NA约50%的成本优势估计。报告预计Samsung和SK hynix将在2027年前后于D1d引领更广泛的DRAM导入，而Micron可能随后采用。 逻辑采用更为渐进，因为大型CPU和GPU可能需要拼接，但Bernstein认为在最紧密的层上已有具吸引力的早期应用。对于P36逻辑通孔，报告列举High-NA在77 mJ/cm²和136 WPH下印出无缺陷接触孔，而Low-NA在250 mJ/cm²和52 WPH下出现变形孔。在P30，High-NA可替代双重曝光Low-NA流程，估计成本优势约20%；在P19局部互连层，它可用一次曝光替代三次Low-NA曝光，并使光刻成本下降约35%。Intel已在18A的选定层验证High-NA高量产，Bernstein预计其将在A14扩大使用。报告预计，随着可用性和吞吐量改善，Samsung和TSMC将在2030年前后于A10级节点实现有意义的采用。 对ASML而言，Bernstein预计HNA将强化光刻强度结构性上升。自2023年以来，光刻约占WFE的23–25%，高于历史的高十几至低二十几水平；ASML在WFE中的份额从2022年的约16%升至2025年的约22%。报告预计整体光刻强度将从24%升至26%。在DRAM中，强度从1Y和1Z的约20%升至1c的26%，并可能在1d采用双重图形化EUV或HNA后达到约30%。逻辑强度在5nm和3nm超过35%后仍约为32%，Bernstein预计其在1.4nm和1nm采用HNA后将保持相近或上升。Bernstein认为，HNA更广泛采用放缓并不削弱长期逻辑，反而可能在短期内通过延长高利润率Low-NA EUV工具的需求而支持ASML，之后客户才会将更多层整合到High-NA系统中。 在High-NA之外，Bernstein将Hyper-NA描述为潜在的下一步选择，而非已确定产品。它可将NA提升至0.75左右，同时复用通用平台组件，并可能在逻辑金属间距接近12–16nm时于A3前后变得相关，接续High-NA预计向约18nm间距延展的能力。

分析框架

Bernstein先从逻辑和DRAM缩放路线图切入，再说明光刻在特征尺寸缩小中的作用。报告比较了High-NA与Low-NA EUV在分辨率、对比度、吞吐量和曝光场尺寸方面的取舍，在完整图形化流程层面建模成本，并分别应用于逻辑和DRAM案例。最后将采用时点和光刻强度与ASML的设备需求及估值相联系。

方法论与常识提炼

• 行业/产业分析框架供需框架

  将逻辑和DRAM技术路线图与不断上升的算力和存储密度需求相联系

  报告利用逻辑和DRAM预期特征尺寸及间距缩小，解释为何需要更多先进光刻产能。

• 行业/产业分析框架量价拆分

  High-NA与Low-NA多重图形化的完整图形化流程成本比较

  Bernstein并非只比较扫描仪吞吐量，而是结合曝光次数、掩模、拼接、可用性、剂量及非光刻工序来评估总图形化经济性。

• 估值方法PE/PEG 估值

  市盈率估值

  Bernstein对其Q5-8 EPS估计应用40x P/E倍数，得出取整后的€2,500目标价。

标的映射与对比

研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。

• ASML Holding NV (ASML)

  主要覆盖公司，预计将受益于EUV采用增加及光刻强度上升。

  优势

  整体光刻市场份额超过90%，且在EUV拥有垄断地位；High-NA可将更多关键层支出转向光刻。

  劣势

  High-NA在初期面临较低的可用性，并因半场曝光而具有结构性较低的吞吐量。

  对比

  High-NA相较复杂的Low-NA多重图形化可能更便宜，尤其在DRAM中；但在未来五年内，对于部分需要拼接的大型逻辑芯片，其成本可能仍高于Low-NA双重图形化。

  风险

  利润率低于预期、中国库存过剩、WFE需求疲弱、技术迁移放缓、替代技术以及更严格的对华出口管制。

关键数据

• ASML评级和目标价Outperform; €2,500Bernstein重申Outperform，并将ASML列为首选。
• 当前价格及隐含上行空间€1,435.40; 107.6%截至2026年9月1日，ASML.NA的表格数据。
• High-NA分辨率~8nm versus ~13nm for Low-NA EUV0.55 NA对比0.33 NA，同时保持13.5nm波长。
• High-NA可用性经济性~€82 to ~€63 per exposureBernstein估计，当可用性达到95%时成本下降23%。
• HNA部署时点DRAM around 2027; broader logic 2028–2030Intel已在选定的18A层上于高量产中使用High-NA。
• 光刻强度24% to 26%Bernstein预计混合强度将上升，DRAM在1d可能达到约30%。

影响与含义

报告认为，High-NA采用将通过以更高光刻强度的单次曝光方案替代多步骤图形化流程，提升ASML对结构性增长的光刻支出的敞口。短期内，更广泛采用的延后可能维持对高利润率Low-NA工具的需求；长期收益则来自DRAM和先进逻辑中EUV层数增加及光刻强度提升。

风险

• ASML利润率可能因EUV商业化及推进至新一代的成本而低于预期。
• 超预期的中国库存过剩、WFE市场疲弱或技术迁移放缓可能对需求造成压力。
• 进一步收紧对中国客户的出口管制可能影响ASML。
• 替代技术可能构成长期威胁。
• High-NA的可用性、吞吐量、拼接和光刻胶工艺成熟度仍是执行约束。

后续跟踪

• High-NA可用性向ASML在2026年第四季度90%的目标以及之后三至四年约95%的目标推进情况。
• DRAM客户在2026年下半年和2027年的High-NA后续订单及认证活动。
• Samsung和SK hynix在D1d前后的DRAM采用节奏，以及Intel在A14扩大使用的情况。
• TSMC和Samsung是否在2030年前后于A10级节点转向High-NA导入。
• 来自光源功率、光学传输和未来EXE平台的High-NA生产率改进。