Bernstein上调ASML目标价至€2,300，核心依据是High-NA EUV导入和光刻强度上升

概览

本报告围绕ASML的High-NA EUV成本、采用节奏和财务影响展开。Bernstein认为市场担忧High-NA EUV成本过高、采用延迟，但忽视了DRAM与逻辑芯片在芯片尺寸、掩模数量和拼接需求上的差异。由于DRAM通常可使用单掩模曝光，High-NA EUV对DRAM的经济性更早成立；逻辑芯片尤其是大型GPU/CPU die则因半场曝光和拼接导致成本更高，采用节奏更慢。

核心观点

核心观点是：第一，DRAM将比逻辑更早采用High-NA EUV，预计Samsung和SK hynix可能在2027年1d节点导入；第二，逻辑采用也已可见，Intel可能在2028年A14节点率先导入，Samsung logic随后，TSMC可能推迟至2030年前后；第三，随着High-NA EUV设备可用率和吞吐量提升，单次曝光成本将显著下降；第四，High-NA EUV可替代复杂多重图形化流程，推动光刻环节在整体晶圆厂设备支出中的占比提升；第五，AI驱动的先进逻辑与DRAM扩产将支撑ASML中长期收入和盈利上修。

分析框架

报告通过比较High-NA EUV与Low-NA EUV在分辨率、数值孔径、曝光场尺寸、掩模数量、吞吐量、设备可用率和单次曝光成本上的差异，推导DRAM和逻辑客户的采用经济性。随后结合DRAM与逻辑制程路线图、客户导入节奏、EUV/DUV出货预测和估值倍数，更新ASML收入、利润率、EPS和目标价。

方法论与常识提炼

• 技术经济性分析High-NA EUV versus Low-NA EUV cost-per-exposure comparison

  比较High-NA EUV和Low-NA EUV在单掩模、双掩模、设备可用率与吞吐量条件下的曝光成本。

  报告认为High-NA EUV当前成本较高主要来自设备可用率较低和大型逻辑die需要AB双掩模拼接；随着可用率从约80%-85%提升至接近95%、吞吐量提升，成本差距会收窄。

• 产业路线图分析DRAM and logic node adoption roadmap

  根据DRAM 1d节点和逻辑A14/A10等节点判断High-NA EUV采用时点。

  DRAM因die尺寸较小、通常不需要拼接，采用High-NA EUV的经济性更早成立；大型逻辑die需要半场拼接，因此采用节奏更依赖设备成熟度和总流程成本下降。

• 估值方法Target P/E multiple valuation

  使用目标市盈率倍数上调目标价。

  报告将ASML目标P/E倍数从35x上调至40x，并结合更高的收入、利润率和EPS预测，将目标价提升至€2,300。

标的映射与对比

研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。

• ASML HOLDING NV

  核心受益标的

  优势

  High-NA EUV和Low-NA EUV均处于先进制程光刻核心位置；AI驱动的先进逻辑和DRAM扩产提升设备需求；报告上调2030年收入和EPS预测。

  劣势

  High-NA EUV早期设备可用率较低、成本较高，采用节奏仍取决于客户制程路线图。

  对比

  报告认为ASML当前相对同业处于估值低位，但盈利预测和目标倍数均有上修空间。

  风险

  High-NA EUV采用延迟、客户资本开支放缓、先进制程需求不及预期、设备可用率和吞吐量改善慢于预期。

• DRAM manufacturers

  High-NA EUV早期采用方

  优势

  DRAM die尺寸较小，通常无需双掩模拼接，High-NA EUV经济性较早成立。

  劣势

  采用节奏仍取决于1d节点量产进度、资本开支和设备交付。

  对比

  相较大型逻辑die，DRAM采用High-NA EUV的成本障碍更低。

  风险

  DRAM需求波动、资本开支削减、节点迁移延迟。

• Advanced logic foundries

  后续采用方

  优势

  High-NA EUV可减少复杂多重图形化流程，并在长期提升制程效率。

  劣势

  大型逻辑die需要AB双掩模拼接，导致吞吐量下降和成本较高。

  对比

  Intel可能早于Samsung logic和TSMC采用High-NA EUV；TSMC预计更谨慎，可能延后至2030年前后。

  风险

  拼接良率和设计复杂度、设备成熟度、客户选择延长Low-NA EUV方案。

关键数据

• ASML评级OutperformBernstein维持ASML跑赢大市评级。
• ASML目标价€2,300目标价由此前€1,700上调。
• 当前价€1,634.40表格中ASML.NA截至2026年7月3日的价格。
• 2027年EUV出货预测91套高于此前86套预测。
• 2028年EUV出货预测113套高于此前87套预测。
• 2030年EUV收入预测€42.7bn报告预计EUV收入以约30% CAGR增长。
• 2030年ASML收入预测€79.7bn约高于市场一致预期24%。
• 2030年ASML EPS预测€96.86约高于市场一致预期50%。
• 整体光刻强度预测2025年24%升至2028年26%主要由DRAM和先进逻辑驱动。
• DRAM光刻强度1d节点约30%受EUV层数增加和High-NA EUV或双重图形化导入推动。
• High-NA EUV分辨率约8nm相比Low-NA EUV约13nm分辨率更高。
• High-NA EUV可用率改善目标接近95%报告称可用率提升可使High-NA曝光设备成本下降约23%。

影响与含义

对ASML而言，High-NA EUV的中长期采用和AI带来的先进制程扩产将提高EUV和DUV需求，并推动光刻在晶圆厂设备支出中的占比上升。即使TSMC短期较慢采用High-NA EUV，报告也认为这未必负面，因为更多Low-NA EUV出货在近阶段可能同样支持ASML收入和利润率。对存储和逻辑产业链而言，DRAM厂商可能成为High-NA EUV的早期受益者，而大型逻辑芯片采用速度取决于拼接成本、设备成熟度和总体流程节省。

风险

• High-NA EUV客户采用时间晚于预期，尤其是逻辑客户推迟导入。
• High-NA EUV设备可用率、吞吐量或成本下降速度慢于报告假设。
• AI相关先进逻辑和DRAM扩产周期弱于预期，导致EUV/DUV订单不及预期。
• 大型逻辑die的拼接、良率和设计复杂度限制High-NA EUV应用范围。
• ASML估值倍数上修假设无法兑现，或半导体设备同业估值回落。
• 地缘政治、出口管制或客户资本开支波动影响ASML出货。

后续跟踪

• SK hynix、Samsung、Micron在DRAM 1d节点对High-NA EUV的实际导入节奏。
• Intel A14、Samsung SF1.4、TSMC A10等逻辑节点的High-NA EUV采用信号。
• ASML EXE系列设备可用率是否按路线图提升至90%并进一步接近95%。
• EXE:5200C、EXE:5200D、EXE:5400E的吞吐量改善和AB拼接效率。
• ASML EUV出货、DUV需求、毛利率和经营利润率是否符合上修模型。
• DRAM和先进逻辑资本开支是否继续受AI需求支撑。