ASML Holding NV (ASML) 리서치 보고서 해설

개요

이 프라이머는 Bernstein이 High-NA EUV를 반도체 미세화의 다음 단계이자 ASML의 장기 호재로 보는 이유를 설명한다. 새 스캐너는 하프 필드 노광으로 인한 구조적 처리량 제약이 있지만, 더 높은 해상도와 콘트라스트가 전체 패터닝 비용을 낮출 수 있다고 보고서는 주장한다.

핵심 견해

Bernstein의 핵심 논지는 AI, 클라우드 컴퓨팅, 고성능 컴퓨팅 및 첨단 모바일 기기의 더 높은 연산·메모리 밀도 수요에 힘입어 로직과 DRAM의 미세화가 지속된다는 것이다. 로직 금속 피치는 2018년 N7의 약40nm에서 2027년경 A14의 약21nm로, A2 이후에는 14–10nm 범위까지 축소될 전망이다. DRAM 피처 크기는 1Y의 약17–18nm에서 1d의 약10nm로, 궁극적으로 7–8nm 범위로 이동할 전망이다. 이 수준에서는 Low-NA EUV가 이중 또는 삼중 패터닝을 점점 더 필요로 하며, 마스크, 리소그래피-식각 루프, 비용, 사이클 타임 및 결함 기회를 늘린다. Bernstein은 더 높은 해상도의 리소그래피를 선택적 업그레이드가 아니라 지속적인 노드 전환의 전제조건으로 본다. High-NA EUV는 13.5nm EUV 파장을 유지하면서 수치 개구를 0.33에서 0.55로 높인다. Bernstein에 따르면 이는 실증 해상도를 약13nm에서 약8nm로 개선해 약1.7x 더 작은 피처와 최대2.8x 더 높은 패턴 밀도를 가능하게 한다. 더 높은 콘트라스트는 국부 임계치수 균일성을 약40% 개선하고, 패턴 변동성을 1.4x 낮추며, 노광량을 1.4x 낮춘다. 이러한 장점은 핵심 레이어에서 Low-NA 멀티 패터닝을 High-NA 단일 노광으로 대체해 마스크, 비리소그래피 공정, 사이클 타임 및 결함 위험을 줄일 수 있다. 보고서는 핵심 레이어에서 약20%에서35%의 비용 이점을 제시하고, 총 패터닝 비용은 낮아져도 High-NA 단일 노광의 리소그래피 자본지출 및 운영비는 약1.2x 높을 수 있어 식각·증착 등에서 ASML 장비로 가치가 이동한다고 본다. 기술적 상충관계는 EXE 플랫폼의 아나모픽 광학에 있다. 4x와8x 축소 배율은 표준 레티클을 유지하지만, 웨이퍼 노광 필드를 약26 × 33mm에서26 × 16.5mm로 줄인다. 더 작은 필드는 웨이퍼 전체를 커버하는 데 약2배의 노광을 요구하고, 대형 로직 다이에는 AB 스티칭이 필요할 수 있어 생산성을 낮추고 오버레이, 연속성 및 배선 복잡성을 높인다. High-NA의 초점심도 여유도 Low-NA보다 약2.5–3x 작다. ASML은 8g 웨이퍼 스테이지, Low-NA의 약2배 가속도, 32g 레티클 스테이지, Low-NA의 약4배 가속도, 낮은 노광량 및 높은 광원 출력으로 이를 부분 상쇄한다. 그럼에도 Bernstein은 하프 필드 구조 때문에 High-NA가 스캐너 처리량에서 구조적으로 Low-NA보다 낮다고 강조한다. 후기 Low-NA 로드맵은300–330 WPH에 도달하는 반면, 현 High-NA 로드맵은210 WPH를 조금 넘는 수준이다. 장비 성숙도는 경제성의 핵심이다. EXE:5200B는 AA 모드에서175 WPH, 매칭 장비 오버레이0.8nm 이하, 고객 가동률80% 초과를 달성했다. ASML은 2026년4분기 90% 가동률과 이후3~4년 내 약95%를 목표로 한다. Bernstein은 가동률이95%에 도달하면 1마스크 High-NA 노광 비용이23% 하락해 약€82에서 약€63으로 낮아질 것으로 추정한다. 스티칭이 필요한 대형 다이에서 현 EXE:5200B의 AB 처리량은135 WPH로 AA의175 WPH보다 약23% 낮다. 보고서는 2025년 High-NA 노광당 리소그래피 장비 비용을 AA는 Low-NA의2.4x, AB는3.1x로 추정하며, 2030년에는 각각1.9x와2.1x로 좁아질 것으로 본다. 따라서 스캐너 WPH나 단일 노광만이 아니라 전체 패터닝 플로우를 기준으로 경제성을 평가한다. DRAM은 다이가 작아 일반적으로 스티칭이 필요 없기 때문에 High-NA를 더 일찍, 더 광범위하게 채택할 것으로 예상된다. 15nm 콘택트 홀에서는 2회의 Low-NA EUV 노광과 1회의 DUV 노광이 필요한 플로우를 1회의 High-NA 노광으로 대체할 수 있으며, 보고서는30% 비용 이점과 마스크, 단계, 결함 및 팹 공간 감소를 제시한다. P40–P28 DRAM 콘택트 홀 피치에서 High-NA는45–53 mJ/cm²의 노광량으로1.4–2.3nm의 LCDU를 달성한 반면, Low-NA는 약63–73 mJ/cm²의 실용 노광량에서2.4–3.6 nm의 LCDU를 기록했다. Bernstein은 Low-NA가 High-NA와 같은 LCDU를 달성하려면 이론적으로191–238 mJ/cm²가 필요하다고 하며, LCDU를 같게 맞출 경우 High-NA 단일 노광이 Low-NA 대비 약50%의 비용 이점을 갖는다는 추정을 뒷받침한다. Samsung과 SK hynix가 2027년경 D1d에서 더 광범위한 DRAM 도입을 주도하고, Micron은 이후 채택할 수 있다고 본다. 대형 CPU와 GPU는 스티칭이 필요할 수 있어 로직 채택은 더 점진적이지만, Bernstein은 가장 미세한 레이어에서 매력적인 초기 사례를 본다. P36 로직 비아에서 High-NA는77 mJ/cm²와136 WPH에서 무결함 콘택트 홀을 인쇄한 반면, Low-NA는250 mJ/cm²와52 WPH에서 변형 홀을 보였다. P30에서 High-NA는 이중 노광 Low-NA 플로우를 대체해 추정 약20%의 비용 이점을 제공한다. P19 로컬 인터커넥트에서는 3회의 Low-NA 노광을 1회로 대체해 리소그래피 비용을 약35% 절감할 수 있다. Intel은 18A의 일부 레이어에서 High-NA의 대량 생산 적용을 검증했으며, Bernstein은 A14에서 사용이 확대될 것으로 예상한다. Samsung과 TSMC는 가동률과 처리량이 더 개선되는 2030년경 A10급 노드에서 의미 있는 도입에 나설 것으로 예상된다. ASML에 대해 Bernstein은 HNA가 리소그래피 집약도의 구조적 상승을 강화할 것으로 본다. 리소그래피는 2023년 이후 WFE의 약23–25%를 차지했으며, 이는 과거의 높은10%대에서 낮은20%대 수준을 넘는다. ASML의 WFE 점유율은 2022년 약16%에서 2025년 약22%로 상승했다. 보고서는 전체 리소그래피 집약도가24%에서26%로 상승할 것으로 예상한다. DRAM에서는 집약도가1Y와1Z의 약20%에서1c의26%로 상승했으며, 1d에서 이중 패터닝 EUV 또는 HNA 도입 시 약30%에 이를 수 있다. 로직 집약도는5nm와3nm에서35%를 넘은 뒤에도 약32% 수준이며, Bernstein은 1.4nm와1nm에서 HNA 도입 시 유사한 수준을 유지하거나 더 높아질 것으로 본다. 광범위한 HNA 채택이 늦어져도 장기 논리는 약화되지 않으며, 고객이 더 많은 레이어를 High-NA 시스템으로 통합하기 전 고마진 Low-NA EUV 장비 수요를 연장함으로써 단기적으로 ASML에 이익이 될 수 있다. High-NA 이후 Bernstein은 Hyper-NA를 확정 제품이 아닌 잠재적인 다음 선택지로 설명한다. 공통 플랫폼 부품을 재사용하면서 NA를0.75 수준으로 높일 수 있으며, 로직 금속 피치가12–16nm에 접근하는 A3 무렵 중요해질 수 있다. 이는 High-NA가 약18nm 피치까지 단일 노광을 확장할 것으로 예상되는 이후의 단계다.

분석 프레임워크

Bernstein은 로직과 DRAM 미세화 로드맵에서 시작해 피처 크기 축소에서 리소그래피의 역할을 설명한다. High-NA와 Low-NA EUV의 해상도, 콘트라스트, 처리량, 노광 필드의 상충관계를 비교하고, 전체 패터닝 플로우 기준으로 비용을 모델링한 뒤 이를 로직과 DRAM 사례에 각각 적용한다. 이어 채택 시기와 리소그래피 집약도를 ASML의 장비 수요 및 밸류에이션과 연결한다.

방법론 메모

• 산업 분석 프레임워크수급 프레임워크

  로직 및 DRAM 기술 로드맵을 증가하는 연산·메모리 밀도 수요와 연결

  보고서는 로직과 DRAM의 예상 피처 크기 및 피치 축소를 이용해 첨단 리소그래피 역량이 더 필요한 이유를 설명한다.

• 산업 분석 프레임워크물량·가격 분해

  High-NA와 Low-NA 멀티 패터닝의 전체 패터닝 플로우 비용 비교

  Bernstein은 스캐너 처리량만 비교하지 않고 노광, 마스크, 스티칭, 가동률, 노광량 및 비리소그래피 공정을 결합해 총 패터닝 경제성을 평가한다.

• 가치평가 방법론PER·PEG 가치평가

  주가수익비율 밸류에이션

  Bernstein은 Q5-8 EPS 추정치에40x P/E 배수를 적용해 반올림한€2,500 목표주가를 산정한다.

자산 매핑 및 비교

투자 논리에서 명시된 자산으로의 구조화 매핑(강점, 약점, 비교 대상, 위험).

• ASML Holding NV (ASML)

  주요 커버리지 기업이며, EUV 채택 확대와 리소그래피 집약도 상승의 수혜가 예상된다.

  강점

  전체 리소그래피 시장에서 90% 이상의 점유율과 EUV 독점 지위를 보유한다. High-NA는 핵심 레이어 지출을 리소그래피로 더 많이 이전할 수 있다.

  약점

  High-NA는 초기 낮은 가동률과 하프 필드 노광으로 인한 구조적으로 낮은 처리량 문제에 직면한다.

  비교

  High-NA는 특히 DRAM에서 복잡한 Low-NA 멀티 패터닝보다 저렴할 수 있지만, 향후 5년 동안 스티칭이 필요한 일부 대형 로직 다이에서는 Low-NA 이중 패터닝보다 비쌀 수 있다.

  위험

  예상보다 낮은 마진, 중국 재고 과잉, 약한 WFE 수요, 기술 전환 둔화, 대체 기술, 중국 대상 수출 규제 강화.

핵심 데이터

• ASML 등급 및 목표주가Outperform; €2,500Bernstein은 Outperform을 재확인하고 ASML을 최선호주로 꼽는다.
• 현재 주가와 내재 상승여력€1,435.40; 107.6%2026년9월1일 기준 ASML.NA 티커 표의 수치다.
• High-NA 해상도~8nm versus ~13nm for Low-NA EUV13.5nm 파장을 유지하면서 0.33 NA 대비0.55 NA.
• High-NA 가동률 경제성~€82 to ~€63 per exposureBernstein은 가동률이95%에 도달하면 비용이23% 낮아진다고 추정한다.
• HNA 도입 시기DRAM around 2027; broader logic 2028–2030Intel은 이미 18A의 일부 레이어에서 High-NA를 대량 생산에 사용하고 있다.
• 리소그래피 집약도24% to 26%Bernstein은 혼합 집약도가 상승하고, DRAM은1d에서 약30%에 도달할 수 있다고 예상한다.

영향과 시사점

보고서는 High-NA 채택이 여러 단계의 패터닝 플로우를 리소그래피 집약도가 더 높은 단일 노광 솔루션으로 대체함으로써, 구조적으로 성장하는 리소그래피 지출에 대한 ASML의 노출을 높일 것이라고 주장한다. 단기적으로 광범위한 채택 지연은 고마진 Low-NA 장비 수요를 지지할 수 있으며, 장기 이점은 DRAM과 첨단 로직에서 EUV 레이어 증가 및 리소그래피 집약도 상승에서 나온다.

위험

• EUV 상용화 및 차세대 기술 개발 비용으로 ASML 마진이 기대에 못 미칠 수 있다.
• 예상보다 큰 중국 재고 과잉, 약한 WFE 시장 또는 기술 전환 둔화가 수요를 압박할 수 있다.
• 중국 고객에 대한 수출 규제가 추가로 강화되면 ASML에 영향을 미칠 수 있다.
• 대체 기술이 장기적 위협이 될 수 있다.
• High-NA의 가동률, 처리량, 스티칭 및 레지스트 공정 성숙도는 여전히 실행상 제약이다.

주시할 점

• ASML의 2026년4분기 High-NA 가동률90% 목표와 이후3~4년 내 약95%를 향한 진전.
• 2026년 하반기와2027년 DRAM 고객의 High-NA 후속 주문 및 인증 활동.
• Samsung과 SK hynix의 D1d 전후 DRAM 채택 속도와 Intel의 A14 사용 확대.
• TSMC와 Samsung이 2030년경 A10급 노드에서 High-NA 도입으로 나아갈지 여부.
• 광원 출력, 광학 전송 및 향후 EXE 플랫폼에 따른 High-NA 생산성 개선.