ASML Holding NV (ASML) — Interpretación del informe

Visión general

Este informe explica por qué Bernstein considera High-NA EUV el siguiente paso en el escalado de semiconductores y un factor positivo de largo plazo para ASML. Sostiene que su resolución y contraste superiores pueden reducir el coste total de patronaje aunque los nuevos escáneres sufran una penalización estructural de productividad por exposición de medio campo.

Perspectivas principales

La tesis central de Bernstein es que la miniaturización en lógica y DRAM continuará, impulsada por la demanda de más densidad de cómputo y memoria de AI, cloud computing, high-performance computing y dispositivos móviles avanzados. El pitch metálico de lógica bajaría de aproximadamente 40nm en N7 en 2018 a cerca de 21nm en A14 alrededor de 2027, y potencialmente a 14–10nm más allá de A2. El tamaño de característica de DRAM pasaría de aproximadamente 17–18nm en 1Y a alrededor de 10nm en 1d y después hacia 7–8nm. A estas dimensiones, Low-NA EUV necesita cada vez más doble o triple patronaje, con más máscaras, ciclos de litografía-grabado, costes, tiempo de ciclo y oportunidades de defecto. Por ello, Bernstein considera la litografía de mayor resolución un requisito para la migración futura de nodos, no una mejora discrecional. High-NA EUV eleva la apertura numérica de 0.33 a 0.55 y mantiene la longitud de onda EUV de 13.5nm. Bernstein indica que mejora la resolución demostrada de aproximadamente 13nm a aproximadamente 8nm, permite características cerca de 1.7x menores y hasta 2.8x más densidad de patrón. El mayor contraste mejora la uniformidad local de dimensión crítica cerca de 40%, reduce la variabilidad de patrón 1.4x y reduce la dosis 1.4x. Esto puede sustituir flujos Low-NA multipatronaje por una sola exposición High-NA en capas críticas, reduciendo máscaras, procesos no litográficos, ciclo y riesgo de defectos. El informe cita beneficios de coste de aproximadamente 20% a 35% y estima que el capex y opex de litografía pueden ser aproximadamente 1.2x mayores en un flujo High-NA de exposición única, aunque el coste total de patronaje baje, desplazando valor de grabado, deposición y otros pasos hacia los equipos de ASML. La contrapartida técnica procede de la óptica anamórfica de la plataforma EXE. Su demagnificación de 4x por 8x mantiene retículas estándar, pero reduce el campo de exposición en oblea de aproximadamente 26 × 33mm a 26 × 16.5mm. El campo menor exige aproximadamente el doble de exposiciones para cubrir una oblea y puede requerir stitching AB en grandes chips lógicos, reduciendo productividad y añadiendo complejidad de overlay, continuidad y enrutamiento. High-NA también tiene un margen de profundidad de foco aproximadamente 2.5–3x menor. ASML lo compensa parcialmente con una etapa de oblea de 8g, alrededor de dos veces la aceleración Low-NA, una etapa de retícula de 32g, cerca de cuatro veces, menor dosis y mayor potencia de fuente. Aun así, Bernstein subraya que High-NA seguirá estructuralmente por debajo de Low-NA en productividad de escáner: la hoja de ruta Low-NA alcanza 300–330 WPH y la actual de High-NA supera apenas 210 WPH. La madurez de las herramientas es fundamental para la economía. EXE:5200B logró 175 WPH en modo AA, overlay de máquina emparejada de no más de 0.8nm y disponibilidad de cliente por encima de 80%; ASML busca 90% de disponibilidad para el cuarto trimestre de 2026 y aproximadamente 95% en los tres a cuatro años posteriores. Bernstein estima que llegar a 95% reduciría 23% el coste de una exposición High-NA de una máscara, de aproximadamente €82 a aproximadamente €63. Para chips grandes con stitching, el rendimiento AB de EXE:5200B es 135 WPH frente a 175 WPH en AA, una reducción de aproximadamente 23%. El informe estima que en 2025 el coste de equipo litográfico por exposición High-NA es 2.4x Low-NA para AA y 3.1x para AB, reduciéndose a 1.9x y 2.1x en 2030. Por tanto, juzga la economía por el flujo completo de patronaje, no solo por WPH o una exposición aislada. Se espera que DRAM adopte High-NA antes y de forma más amplia porque sus chips más pequeños suelen evitar el stitching. Para agujeros de contacto de 15nm, un flujo de dos exposiciones Low-NA EUV más una DUV puede sustituirse por una exposición High-NA, con un beneficio de coste reportado de 30% y menos máscaras, pasos, defectos y espacio de fábrica. En pitches P40–P28 de agujeros de contacto DRAM, High-NA alcanzó LCDU de 1.4–2.3nm con dosis de 45–53 mJ/cm², frente a LCDU de 2.4–3.6 nm de Low-NA a dosis prácticas de aproximadamente 63–73 mJ/cm². Bernstein señala que Low-NA necesitaría teóricamente 191–238 mJ/cm² para igualar el LCDU de High-NA, lo que respalda un beneficio de coste estimado de aproximadamente 50% para una exposición única High-NA frente a Low-NA cuando se iguala LCDU. Samsung y SK hynix liderarían una adopción DRAM más amplia cerca de D1d en 2027, y Micron podría seguir después. La adopción en lógica será más gradual porque grandes CPU y GPU pueden requerir stitching, aunque Bernstein identifica usos tempranos atractivos en las capas más exigentes. Para vías lógicas P36, High-NA imprimió agujeros de contacto sin defectos a 77 mJ/cm² y 136 WPH, frente a Low-NA a 250 mJ/cm² y 52 WPH con agujeros deformados. En P30, High-NA puede reemplazar un flujo Low-NA de doble exposición con un beneficio de coste estimado de aproximadamente 20%; en la interconexión local P19, reemplaza tres exposiciones Low-NA por una y reduce el coste de litografía cerca de 35%. Intel ya validó High-NA en producción de alto volumen en capas seleccionadas de 18A, y Bernstein espera una utilización más amplia en A14. Samsung y TSMC probablemente realizarían una adopción significativa en nodos de clase A10 cerca de 2030, cuando mejoren disponibilidad y productividad. Para ASML, Bernstein espera que HNA refuerce un aumento estructural de la intensidad de litografía. La litografía representó aproximadamente 23–25% de WFE desde 2023, frente a niveles históricos de la franja alta de las decenas a la franja baja de los veintes; la cuota de ASML en WFE pasó de aproximadamente 16% en 2022 a alrededor de 22% en 2025. El informe proyecta que la intensidad total de litografía suba de 24% a 26%. En DRAM, aumentó desde aproximadamente 20% en 1Y y 1Z hasta 26% en 1c y podría alcanzar aproximadamente 30% en 1d con EUV de doble patronaje o HNA. La intensidad de lógica sigue cerca de 32% después de superar 35% en 5nm y 3nm, y Bernstein espera que se mantenga similar o suba con HNA en 1.4nm y 1nm. Una adopción más lenta de HNA no debilita el caso a largo plazo y podría beneficiar a ASML a corto plazo al prolongar la demanda de herramientas Low-NA EUV de alto margen antes de que los clientes consoliden capas en sistemas High-NA. Más allá de High-NA, Bernstein describe Hyper-NA como una opción potencial, no como un producto comprometido. Podría elevar la NA hacia 0.75 reutilizando componentes comunes de plataforma y cobrar relevancia alrededor de A3 cuando el pitch metálico de lógica se aproxime a 12–16nm, tras la extensión prevista de High-NA hacia aproximadamente 18nm de pitch.

Marco de análisis

Bernstein parte de las hojas de ruta de escalado de lógica y DRAM y explica el papel de la litografía en la reducción de tamaños. Compara resolución, contraste, productividad y compromisos de tamaño de campo entre High-NA y Low-NA EUV, modela costes a nivel del flujo completo de patrón y aplica los resultados por separado a lógica y DRAM. Por último, vincula el calendario de adopción y la intensidad de litografía con la demanda de equipos y la valoración de ASML.

Notas metodológicas

• Marco de análisis sectorialMarco de oferta y demanda

  Hojas de ruta tecnológicas de lógica y DRAM vinculadas a una mayor demanda de densidad de cómputo y memoria

  El informe utiliza la reducción prevista de tamaño de característica y pitch en lógica y DRAM para explicar por qué se requiere más capacidad de litografía avanzada.

• Marco de análisis sectorialDescomposición de volumen y precio

  Comparación de costes del flujo de patronaje completo entre High-NA y multipatronaje Low-NA

  En lugar de comparar solo la productividad del escáner, Bernstein combina exposiciones, máscaras, stitching, disponibilidad, dosis y pasos no litográficos para evaluar la economía total del patronaje.

• Métodos de valoraciónValoración por P/E y PEG

  Valoración por relación precio-beneficio

  Bernstein aplica un múltiplo 40x P/E a su estimación Q5-8 EPS para obtener el precio objetivo redondeado de €2,500.

Correspondencia y comparación de activos

Correspondencia estructurada entre la tesis y activos concretos (fortalezas, debilidades, pares y riesgos).

• ASML Holding NV (ASML)

  Empresa principal cubierta y beneficiaria esperada de una mayor adopción de EUV y de una mayor intensidad de litografía.

  Fortalezas

  Más de 90% de cuota del mercado total de litografía y posición de monopolio en EUV; High-NA puede trasladar más gasto de capas críticas hacia litografía.

  Debilidades

  La economía inicial de High-NA afronta menor disponibilidad y productividad estructuralmente inferior a Low-NA por la exposición de medio campo.

  Comparación

  High-NA puede ser más barata que el multipatronaje complejo de Low-NA, especialmente en DRAM, pero durante los próximos cinco años podría seguir siendo más cara que el doble patronaje Low-NA en algunos grandes chips lógicos que requieren stitching.

  Riesgos

  Márgenes por debajo de las expectativas, sobrestocking en China, debilidad del mercado WFE, migración tecnológica más lenta, tecnologías alternativas y controles de exportación más restrictivos hacia China.

Datos clave

• Calificación y precio objetivo de ASMLOutperform; €2,500Bernstein reitera Outperform y considera a ASML su principal elección.
• Precio actual y potencial implícito€1,435.40; 107.6%Cifras de la tabla de ticker para ASML.NA al 1 de septiembre de 2026.
• Resolución High-NA~8nm versus ~13nm for Low-NA EUV0.55 NA frente a 0.33 NA, manteniendo una longitud de onda de 13.5nm.
• Economía de disponibilidad High-NA~€82 to ~€63 per exposureBernstein estima una reducción de coste de 23% cuando la disponibilidad llega a 95%.
• Calendario de despliegue HNADRAM around 2027; broader logic 2028–2030Intel ya utiliza High-NA en capas seleccionadas de 18A en producción de alto volumen.
• Intensidad de litografía24% to 26%Bernstein espera que aumente la intensidad combinada, con DRAM potencialmente cerca de 30% en 1d.

Impacto e implicaciones

El informe sostiene que la adopción de High-NA aumentará la exposición de ASML al gasto estructuralmente creciente en litografía al sustituir flujos de patronaje de múltiples pasos por soluciones de exposición única más intensivas en litografía. Los retrasos de adopción amplia podrían preservar a corto plazo la demanda de herramientas Low-NA de mayor margen; el beneficio de largo plazo procede de más capas EUV y mayor intensidad de litografía en DRAM y lógica avanzada.

Riesgos

• Los márgenes de ASML podrían quedar por debajo de las expectativas debido al coste de comercializar EUV y avanzar a nuevas generaciones.
• Un sobrestocking de China mayor de lo esperado, un mercado WFE más débil o una migración tecnológica más lenta podrían presionar la demanda.
• Controles de exportación más estrictos hacia clientes en China podrían afectar a ASML.
• Otras tecnologías podrían plantear una amenaza de largo plazo.
• La disponibilidad, productividad, stitching y madurez de resistencias/procesos de High-NA siguen siendo restricciones de ejecución.

Aspectos que vigilar

• El avance hacia el objetivo de ASML de 90% de disponibilidad High-NA para el cuarto trimestre de 2026 y aproximadamente 95% en los tres a cuatro años posteriores.
• Pedidos posteriores y actividades de cualificación High-NA de clientes DRAM en el segundo semestre de 2026 y en 2027.
• El ritmo de adopción DRAM de Samsung y SK hynix cerca de D1d y la expansión de uso de Intel en A14.
• Si TSMC y Samsung avanzan hacia la inserción de High-NA en nodos de clase A10 cerca de 2030.
• Mejoras de productividad High-NA procedentes de potencia de fuente, transmisión óptica y futuras plataformas EXE.