动态面积借用突破2nm GAA有效有源区瓶颈，模块最高频率提升9.8%
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动态面积借用突破2nm GAA有效有源区瓶颈，模块最高频率提升9.8%
Samsung Electronics Co. Ltd提出结合背面供电与直接背面接触的动态面积借用架构，在零面积开销下实现5%至9%的单元延迟降低和9.8%的模块最高频率提升。
- 传统正面供电网络形成刚性行边界，限制相邻标准单元行之间的有效有源区扩展。
- 背面供电与直接背面接触移除正面供电障碍，使单元能够借用相邻行的空间余量。
- 所提架构相对N2基线实现5%至9%的全库平均单元延迟降低。
- Cortex-A72 ID模块评估显示最高频率提高9.8%，核心面积比由1.000降至0.929。
- 通过边缘分组、布局约束和自动合法化，研究验证了该架构在Cadence Innovus流程中的可实施性。
研报解读
概览
该报告是2026 IEEE VLSI Symposium on Technology and Circuits的技术演示，研究2nm栅极全环绕标准单元在单元高度持续缩放、接触多晶硅节距趋于饱和背景下的有效有源区宽度瓶颈。Samsung Electronics Co. Ltd晶圆代工业务提出动态面积借用架构，利用背面供电和直接背面接触移除正面供电网络造成的行间刚性边界，使高驱动单元能够按需使用相邻行的空间余量。
核心观点
先进节点的性能与面积缩放出现分化：降低单元高度有助于密度，却会压缩有效有源区并削弱驱动能力；传统混合轨道高度方案又会造成布局碎片和利用率损失。动态面积借用通过单侧扩展PMOS或NMOS恢复宽纳米片单元选项，并以中心参考方式布置有源区，为跨行扩展预留空间。单元库和模块评估均显示性能改善，同时未产生面积开销，表明该方法可能扩展2nm GAA逻辑设计的性能边界。
分析框架
研究先分析接触多晶硅节距、单元高度与有效有源区宽度之间的缩放矛盾，再以可变车道类比说明固定行边界造成的资源闲置。随后采用设计与工艺协同优化方法构建动态面积借用标准单元库，通过单元级延迟测量、Cadence Innovus布局合法化以及Cortex-A72 ID模块级功耗性能面积评估验证方案。
方法论与常识提炼
跨标准单元行动态借用空间
借助背面供电和直接背面接触消除正面供电结构对行边界的约束，使需要更高驱动能力的单元能够利用相邻行尚未使用的空间余量。
在保证可布局性的前提下增加有效有源区宽度
将有源区向单元中心移动以形成跨行扩展余量，并选择性扩展PMOS或NMOS，兼顾驱动能力和布局合法性。
边缘分组、约束布局与自动合法化
为单元边缘定义特定类型以防止非法拼接，并通过Cadence Innovus约束和自动单元迁移完成合法化，验证设计可实施性。
从单元延迟到模块最高频率和面积的逐层验证
先比较不同单元库相对N2基线的平均延迟，再以Cortex-A72 ID模块评估最高频率、核心面积及各类标准单元面积占比。
标的映射与对比
研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。
- Samsung Electronics Co. Ltd晶圆代工业务技术提出方及2nm GAA工艺平台潜在受益者
- 优势
- 具备背面供电、GAA器件、标准单元库和设计流程协同开发能力，且研究展示了单元级与模块级性能验证。
- 劣势
- 公开材料未提供良率、功耗绝对值、制造成本及客户量产采用情况。
- 对比
- 相较传统混合轨道高度方案，动态面积借用减少固定高单元造成的布局碎片，并按需求分配相邻行空间。
- 风险
- 量产设计规则复杂度、EDA工具支持、非法拼接控制、良率以及不同设计负载下收益稳定性仍需验证。
- 先进制程EDA与标准单元生态动态面积借用架构的实施支撑环节
- 优势
- Cadence Innovus流程已展示边缘分组、布局约束和自动合法化能力。
- 劣势
- 需要新增设计套件、单元边缘规则和动态面积借用感知约束，可能提高流程维护成本。
- 对比
- 该方法不是单纯依靠器件缩放，而是将工艺结构、单元架构和物理实现联合优化。
- 风险
- 跨工具兼容性、签核覆盖度和大规模复杂芯片中的收敛效率存在不确定性。
关键数据
- 单元级平均延迟降低N3P为9%，N3N为5%相对N2基线，报告结论概括为全库延迟降低5%至9%。
- 模块最高频率改善9.8%Cortex-A72 ID模块的频率比由1.000升至1.098。
- 核心面积比0.929基线为1.000，对应核心面积约下降7.1%，未出现面积开销。
- 所提方案的标准单元面积占比N1为65.42%，N2为25.36%，N3为9.22%基线中N1、N2和N3分别为66.25%、34.75%和0.00%；较高的N1占比提供了可供动态面积借用的空间余量。
影响与含义
该成果表明，2nm GAA节点的逻辑性能提升不必完全依赖更高的固定单元轨道或更大的版图面积，而可通过背面供电支持的跨行资源共享实现。若能进入量产设计平台，该方法有望增强高性能逻辑库竞争力、改善先进节点的频率与密度组合，并提高背面供电技术的系统价值。由于报告属于技术验证而非商业预测，尚不能直接推导收入、市场份额或证券估值影响。
风险
- 结果主要来自特定单元库和Cortex-A72 ID测试模块，未证明对所有芯片架构和工作负载均可获得同等收益。
- 报告未披露功耗绝对值、静态与动态功耗变化、良率、热效应及制造成本。
- 动态面积借用依赖背面供电与直接背面接触，相关工艺成熟度可能影响量产时间和经济性。
- 边缘类型、相邻规则和自动合法化增加物理设计复杂度，大规模设计中的时序收敛与签核仍需检验。
- 材料属于技术会议演示，不包含证券评级、目标价、订单或商业化收入证据。
后续跟踪
- 2nm GAA与背面供电平台的量产时间表、良率和客户采用情况。
- 动态面积借用标准单元库是否进入正式工艺设计套件及商业设计流程。
- 更大规模模块和不同逻辑架构下的频率、功耗、面积与布线拥塞结果。
- EDA工具对跨行空间借用、合法化、时序签核和设计规则检查的原生支持程度。
- 性能增益在不同N1、N2和N3单元组合及不同空间余量条件下的稳定性。