Samsung首次展示42 nm栅极间距三层纳米片3DSFET
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Samsung首次展示42 nm栅极间距三层纳米片3DSFET
Samsung Electronics实现上下层各三层纳米片沟道的42 nm栅极间距3DSFET，并验证关键集成工艺与晶体管功能，为突破先进逻辑单元高度缩放瓶颈提供技术路径。
- 首次展示42 nm栅极间距的3DSFET，采用上下层各三层纳米片沟道，栅长小于15 nm。
- 完成多层SiGe/Si外延、层间介质隔离、N/P栅极金属垂直图形化及贯穿接触等关键模块。
- 顶部NMOS实现大于10^7的开关比和超过95%的存活率。
- 公共源漏结构的n-FET与p-FET亚阈值摆幅分别为75 mV/dec和73 mV/dec，但存活率约为40%。
- 当前样品尚未实现反相器和SRAM，后续需补齐栅极隔离、背面接触及电路级验证。
研报解读
概览
报告聚焦用于先进逻辑应用的三维堆叠场效应晶体管。面对FinFET向GAA MBCFET演进后仍存在的标准单元高度缩放限制，Samsung Electronics提出并展示42 nm栅极间距、上下层各三层纳米片沟道的3DSFET。工作覆盖器件结构、关键工艺集成和电学特性验证，旨在证明该架构继续缩小单元高度并维持有效沟道宽度的可行性。
核心观点
核心结论是3DSFET可通过垂直堆叠n-FET与p-FET，在保持充足有效沟道宽度的同时推动单元高度降至100 nm以下。本次样品将栅极间距由此前展示的48 nm缩小至42 nm，并将上下层沟道从2/2层提升至3/3层。多层外延、层间介质隔离、N/P栅极功函数金属垂直图形化及贯穿式公共源漏接触均获得结构或电学验证，表明全流程集成具备初步可行性。然而，顶部源漏外延不完整引发n-FET漏电离散，底层内栅长度变化导致p-FET阈值电压波动，公共源漏器件存活率及电路级功能仍需改善。
分析框架
报告采用技术代际对比、关键模块逐项集成和晶圆内电学统计相结合的方法。首先比较VLSI 2024、VLSI 2025方案与本次工作在沟道层数、栅极间距、接触结构和器件功能方面的差异；随后展示外延生长、层间介质形成、垂直栅极图形化及贯穿接触的工艺流程；最后以开关比、存活率、亚阈值摆幅、饱和电流、关断电流及线性阈值电压分布评估器件功能与均匀性。
方法论与常识提炼
通过垂直堆叠上下层晶体管提升单位面积有效沟道宽度，并继续压缩标准单元高度。
报告将3DSFET与FinFET及GAA MBCFET的缩放能力进行对照，重点评估42 nm栅极间距和三层纳米片沟道对先进逻辑密度的贡献。
分别验证外延、层间隔离、栅极金属图形化及公共源漏接触，再评估全流程集成可行性。
结构分析使用TEM和EDS等手段确认N/P金属与堆叠结构，电学测试则用于确认顶部器件和贯穿接触是否正常工作。
通过器件存活率、亚阈值摆幅、漏电和阈值电压分布识别工艺薄弱环节。
报告观察到整体电流和漏电均匀性较好，但n-FET漏电与p-FET线性阈值电压仍存在较大离散，并进一步关联至源漏外延和底层内栅长度问题。
标的映射与对比
研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。
- Samsung Electronics技术研发主体及潜在受益公司
- 优势
- 已展示42 nm栅极间距、上下层各三层纳米片的3DSFET，并具备多项关键模块的集成与表征能力。
- 劣势
- 公共源漏结构存活率约40%，部分漏电和阈值电压离散仍明显，且尚未完成反相器与SRAM验证。
- 对比
- 相较Samsung在VLSI 2024和VLSI 2025展示的48 nm、2/2纳米片方案，本次工作将间距缩小至42 nm并将沟道提升至3/3层，但电路功能完整度暂时较低。
- 风险
- 从实验器件到稳定量产仍需解决良率、工艺窗口、寄生参数、热管理、设计生态和制造成本等问题。
关键数据
- 栅极间距42 nm报告称为截至当时已展示方案中最激进的间距。
- 纳米片沟道顶部3层、底部3层此前对比方案采用顶部2层、底部2层。
- 栅长小于15 nm本次工作与未来工作目标保持一致。
- 目标单元高度小于100 nm3DSFET被用于延续标准单元高度缩放。
- 顶部NMOS开关比大于10^7同时实现超过95%的器件存活率。
- 公共源漏亚阈值摆幅n-FET为75 mV/dec，p-FET为73 mV/dec该结构的器件存活率约为40%。
- 当前电路功能已验证N/P晶体管，尚未验证反相器和SRAM反相器和SRAM被列入未来工作。
影响与含义
若42 nm栅极间距3DSFET能够进一步提升良率并完成电路级集成，该架构有望成为GAA之后延续先进逻辑密度缩放的重要候选，对Samsung Electronics的先进制程研发能力具有积极意义。贯穿接触、层间介质隔离和垂直栅极金属图形化的验证也为降低互连电阻与电容、提高设计灵活性提供基础。不过，本报告仅证明早期器件与模块可行性，尚不足以推断量产时间、成本、性能功耗优势或财务贡献。
风险
- 顶部源漏区域外延生长不完整可能形成漏电路径，导致n-FET关断电流离散扩大。
- 底层内栅长度由上至下逐渐变化，可能造成p-FET线性阈值电压波动。
- 公共源漏结构器件存活率约40%，与可制造性和量产要求仍有明显差距。
- 当前方案尚未实现栅极隔离、完整背面接触、反相器和SRAM，电路级可用性尚未得到证明。
- 报告未提供性能、功耗、面积、成本及量产时间表，无法量化商业化价值。
- 三维堆叠可能增加工艺复杂度、热耦合、寄生效应及良率控制难度。
后续跟踪
- 顶部源漏外延质量与底部源漏垂直刻蚀的改善进展。
- 公共源漏结构和完整3DSFET流程的器件存活率能否显著提升。
- 栅极隔离、差异化功函数金属和背面接触能否完成集成。
- 反相器与SRAM的功能、性能、功耗和面积验证结果。
- 42 nm栅极间距方案的晶圆内及晶圆间均匀性。
- 该技术是否进入先进逻辑工艺路线图并披露量产节点与时间表。