HBM向更高堆叠、更宽接口和更强散热演进，先进封装成为HBM4及以后产品的核心约束

概览

这是一份围绕SK hynix及HBM先进封装技术的产业技术报告。报告先解释HBM为何适用于生成式AI和加速器，再比较不同HBM代际的容量、带宽与封装参数，随后拆解SK hynix的制造流程、MR-MUF与混合键合路线，并讨论更高堆叠下的热管理、供电和可靠性挑战。

核心观点

报告首先从HBM结构解释其性能来源。HBM以TSV构建3D堆叠，由一个基底裸片和最多16层核心裸片组成；16Hi结构对应每个rank 4层、共4个rank，每层具有4个通道和16个bank。HBM与GPU通过硅中介层安装在2.5D封装中，以1024个I/O和16个通道通信。这种宽接口和近距离互连用于支持GPU或加速器的并行处理，并满足生成式AI所需的大规模数据与参数访问，同时降低数据中心的供电和冷却负担。 报告用GDDR6与HBM3E的系统配置说明HBM在空间、容量和带宽上的优势：12颗GDDR6合计容量24GB、带宽768GB/s，而4颗HBM3E合计容量144GB、带宽4TB/s。报告由此认为，增加HBM采用可以节省板级空间、功耗和运营成本，并同时提高容量、带宽与能效。 代际数据进一步展示了HBM升级路径。报告表列HBM2E、HBM3、HBM3E和HBM4的容量密度分别为16Gb、16Gb、24Gb和24Gb，单封装容量分别为16GB、24GB、36GB和36GB；总I/O数前三代均为1024，HBM4增至2048；I/O速度分别为3.6Gbps、5.6Gbps、8Gbps和8Gbps，最大带宽分别为460GB/s、717GB/s、1024GB/s和2048GB/s。封装尺寸则由HBM2E的10×11mm²、HBM3和HBM3E的11×11mm²扩大至HBM4的12.4×11mm²，说明更高带宽伴随着接口数量、TSV、微凸点和封装面积的增加。 报告对HBM4给出的补充指标包括超过2TB/s的带宽、相对HBM3E改善14%以上的热阻、最高48GB容量、775μm高度和12.8×11mm²尺寸，以及16148个基底微凸点和超过2万个TSV。容量进度方面，12Hi已经生产，16Hi处于认证阶段。原文同时写有“40+% lower power efficiency”，报告未进一步澄清其具体统计口径，因此该项应按功耗相关指标降低40%以上的原始表述理解，而不宜自行改写成其他指标。 封装工艺方面，报告比较了TC+NCF与MR+MUF两条路线。TC+NCF采用热压键合和非导电薄膜，对薄裸片翘曲相对不敏感，但逐片键合导致生产率较低，且热阻较高。MR+MUF采用批量回流和模塑底部填充，优势是生产率高、热阻低，但对芯片翘曲和窄间隙填充更敏感。SK hynix的流程从基底及核心晶圆、晶圆测试、晶圆级封装和KGSD测试开始，经过切割与六面检测形成HBM Cube，再进入OSAT的SiP组装及测试，最终交付无晶圆厂客户系统。 报告将TSV形成、微凸点制造、晶圆减薄及芯片堆叠与底部填充列为HBM封装的关键技术。TSV刻蚀、衬层与阻挡层沉积及高深宽比铜填充，需要控制禁布区、层间介质完整性和铜污染；微凸点电镀需要处理均匀性、良率以及机械和热可靠性；临时键合、解键合、减薄和TSV露出涉及总厚度变化、胶黏剂残留、产能及背面钝化；堆叠与MUF则面临薄裸片搬运、翘曲、空洞、胶黏剂和接点可靠性问题。 从12Hi升级至16Hi会进一步收紧工艺窗口。报告列示总封装高度由720μm升至775μm，芯片厚度由相对值1.0x降至0.9x，层间间隙高度由1.0x减半至0.5x，凸点间距由1.0x收窄至0.9x。因此，16Hi不仅增加层数，还要求更强的翘曲控制、更精细的互连和更可靠的窄间隙填充。报告称SK hynix已通过先进MR-MUF技术成功开发48GB/Cube的HBM3E 16Hi产品。 面向更高堆叠，报告把混合键合视为下一代候选技术。该工艺通过室温拾取放置、SiO₂-SiO₂键合以及高于200°C的退火实现Cu-Cu连接。在封装总高度受限时，混合键合可为核心裸片保留更大厚度，并借助更窄互连间距和更高导热性支持20Hi及以上容量、性能和热效率。报告强调，堆叠层数越多，混合键合改善热路径的意义越突出。 热管理方面，报告列出不同公司的技术思路。SK hynix的iHBM方案在HBM的D2D PHY热点区域嵌入高导热且电绝缘的冷却组件，建立专用散热通道；表中给出的效果包括热阻降低超过30%、温度降低约30%、热阻抗改善16%以及能效提高超过20%。Samsung Electronics的方案是HPB冷却结合铜混合键合，将DRAM移至处理器侧面并在处理器核心上方直接设置铜质散热部件，以降低热阻；Micron Technology则通过内部电路设计改进和增强基底裸片来兼顾散热与性能。 对于HBM4及以后产品，报告认为带宽和功耗是两项主要系统挑战。带宽提升路径包括扩展数据I/O、提高每个I/O的速度、将TSV数量加倍，并利用逻辑工艺集成优化基底裸片。功耗和供电网络方面，优化逻辑代工工艺可显著改善能效，而让电源TSV更广泛地分布在堆叠结构中，可显著改善供电网络。与此同时，更高带宽和功率也会扩大热管理压力与TSV占用面积，需要在性能、功耗、面积和可靠性之间共同优化。 最后，报告把HBM在AI先进封装中的装配顺序变化视为系统级风险来源。传统系统中，内存通常在集成后段装配；AI先进封装则在较早阶段整合HBM，使其在后续工艺中持续承受来自中介层和封装结构的应力，带来显著可靠性挑战。报告因此将未来方向从板级封装之间连接，推进至硅中介层上的2.5D裸片互连，并进一步指向3D裸片堆叠；先进封装已不只是HBM的承载方式，而是决定其带宽、散热、供电和可靠性的核心组成。

分析框架

报告采用由需求到结构、由产品代际到制造工艺、再由局部器件到系统封装的分析顺序：先以生成式AI和GPU并行计算解释高带宽、高容量及高能效需求，再用GDDR6与HBM以及HBM2E至HBM4的参数对比量化性能演进；随后拆解SK hynix的封装流程和TC+NCF、MR+MUF、混合键合方案，并以热阻、翘曲、互连间距、TSV数量和供电网络分析更高堆叠面临的工程约束。

方法论与常识提炼

• 行业/产业分析框架产业链上中下游传导

  HBM制造与系统集成流程分析

  报告沿着晶圆制造、测试、凸点与TSV加工、KGSD、芯片堆叠、HBM Cube、OSAT的SiP组装测试及无晶圆厂客户系统逐步分析，说明前段工艺问题如何传导至封装良率、散热和系统可靠性。

• 竞争与战略框架产品生命周期

  HBM代际路线图

  报告对比HBM2E、HBM3、HBM3E和HBM4的容量、I/O数量、速度、带宽及尺寸，用产品代际变化识别下一阶段对封装和互连技术提出的新要求。

• 行业/产业分析框架替代效应分析

  HBM与GDDR6配置对比

  报告通过相同系统层面的颗粒数量、总容量和总带宽对比，说明HBM相较GDDR6在空间利用、容量和带宽方面的结构性优势。

• 行业/产业分析框架

  封装工艺与热—机械约束分析

  报告比较不同键合和底部填充工艺的生产率、热阻、翘曲敏感度及间隙填充能力，并结合堆叠高度、裸片厚度、凸点间距和TSV面积判断16Hi及更高堆叠的可制造性。

标的映射与对比

研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。

• SK hynix

  报告主体及HBM先进封装技术提供方，展示了MR-MUF、HBM3E 16Hi和iHBM散热方案。

  优势

  MR-MUF具有较高生产率和较低热阻；报告称48GB/Cube的HBM3E 16Hi已成功开发，iHBM方案具备量化的热阻、温度和能效改善。

  劣势

  MR-MUF对芯片翘曲和窄间隙填充敏感，更高堆叠还需应对薄裸片处理、空洞和接点可靠性。

  对比

  在报告列示的三家公司热管理方案中，SK hynix采用嵌入式高导热、电绝缘冷却组件，并给出了热阻降低超过30%等量化结果。

  风险

  16Hi及以后产品面临翘曲、微间隙填充、热管理、TSV面积、供电网络和系统封装应力挑战。

• Samsung Electronics

  报告列示的HBM热管理技术对比对象。

  优势

  采用HPB冷却与铜混合键合，通过将DRAM移至处理器侧面并在处理器核心上方放置铜质散热部件来降低热阻。

  对比

  与SK hynix的HBM内部局部散热路径不同，该方案侧重调整芯片堆叠结构并使用处理器上方的铜质散热部件。

• Micron Technology

  报告列示的HBM热管理技术对比对象。

  优势

  通过内部电路设计改进和基底裸片优化，在改善散热的同时提升性能。

  对比

  相较SK hynix的嵌入式冷却组件和Samsung Electronics的结构及铜散热方案，该路线更侧重电路与基底裸片优化。

关键数据

• GDDR6系统配置GDDR6 ×12；总容量24GB；总带宽768GB/s用于与HBM3E配置比较
• HBM3E系统配置HBM3E ×4；总容量144GB；总带宽4TB/s报告用其说明HBM的空间、容量和带宽优势
• HBM2E最大带宽460GB/s1024个I/O、3.6Gbps I/O速度，封装尺寸10×11mm²
• HBM3最大带宽717GB/s1024个I/O、5.6Gbps I/O速度，封装尺寸11×11mm²
• HBM3E最大带宽1024GB/s1024个I/O、8Gbps I/O速度，封装尺寸11×11mm²
• HBM4最大带宽2048GB/s2048个I/O、8Gbps I/O速度，封装尺寸12.4×11mm²
• HBM4补充性能>2TB/s带宽；热阻较HBM3E改善14%以上报告另列功耗相关指标降低40%以上，原文为“40+% lower power efficiency”
• HBM4封装参数最高48GB；775μm；12.8×11mm²；16148个基底微凸点；>20K TSVs12Hi已生产，16Hi处于认证阶段
• 12Hi至16Hi总封装高度720μm → 775μm堆叠增加带来更高的高度和翘曲控制要求
• 12Hi至16Hi层间间隙1.0x → 0.5x间隙减半，提高窄间隙填充难度
• 12Hi至16Hi裸片厚度与凸点间距芯片厚度1.0x → 0.9x；凸点间距1.0x → 0.9x薄裸片处理、翘曲及精细互连难度上升
• SK hynix iHBM散热效果热阻降低>30%；温度降低约30%；热阻抗改善16%；能效提高>20%通过在D2D PHY热点区域嵌入高导热、电绝缘冷却组件实现

影响与含义

报告认为，生成式AI推动的容量、带宽与能效需求将使HBM继续向更多堆叠层、更宽I/O和更复杂基底裸片演进。由此，竞争重点不仅是存储裸片性能，还包括MR-MUF或混合键合能力、热点散热、供电TSV布局、翘曲控制以及HBM与中介层共同承受系统应力时的可靠性。

风险

• TC+NCF逐片键合导致生产率较低，且热阻较高。
• MR+MUF对芯片翘曲和窄间隙填充敏感。
• TSV形成存在禁布区、层间介质完整性和铜污染问题。
• 微凸点电镀需要控制工艺均匀性、良率以及机械和热可靠性。
• 晶圆减薄涉及总厚度变化、胶黏剂残留、产能和背面钝化风险。
• 芯片堆叠与MUF存在薄裸片处理、翘曲、空洞、胶黏剂和接点可靠性问题。
• HBM带宽与功率上升会同步增加热管理压力和TSV面积占用。
• HBM在AI先进封装的较早阶段完成组装，后续工艺应力会带来显著系统可靠性挑战。

后续跟踪

• 关注HBM3E 16Hi从认证阶段向后续生产推进的情况。
• 关注混合键合能否支持20Hi及以上堆叠、窄间距互连和更高热效率。
• 关注HBM4及以后产品通过扩展数据I/O、提高I/O速度和增加TSV数量提升带宽的进展。
• 关注逻辑基底裸片和广泛分布的电源TSV对能效及供电网络的改善效果。
• 关注先进封装由2.5D硅中介层互连进一步向3D裸片堆叠演进时的热与可靠性控制。