SerDes加速迈向224G/448G，CPO/NPO成AI网络破局关键

概览

本报告为野村证券第68期全球AI趋势追踪专家电话会纪要，聚焦Serializer/Deserializer（SerDes）技术在AI高速互连中的最新进展。会议邀请SerDes领域专家，系统梳理技术规格演进、升级节奏、全球竞争格局、地缘政策影响及下一代架构方向（如CPO/NPO），旨在为投资者理解AI基础设施底层通信技术变革提供专业洞察。

核心观点

SerDes作为AI芯片间高速互连的关键接口，其性能直接制约AI集群算力扩展。当前主流方案中，56Gbps以下采用NRZ编码，而56Gbps以上必须采用PAM4编码，后者高度依赖高精度ADC和高性能DSP进行信号处理。技术路线上，112G方案已进入大规模量产阶段，224G处于早期产业化阶段，而448G的商业化预计还需3–5年时间；专家强调，若PCB基板与先进封装材料无重大突破，SerDes速度将在448G附近触及物理极限。为突破该瓶颈，AI网络架构正加速向共封装光学（CPO）和近封装光学（NPO）演进，通过将光引擎集成至交换机或服务器内部，大幅缩短SerDes传输距离、降低信号损耗。在竞争格局上，SerDes生态分为三类主体：第一类是以博通、美满为代表的系统级厂商，自研SerDes并深度集成于自有芯片；第二类是以新思科技、铿腾电子为代表的IP授权商，向第三方提供SerDes设计IP；第三类是以英伟达、华为为代表的垂直整合型科技巨头，将SerDes嵌入其封闭AI硬件生态中。地缘因素方面，美国虽未对SerDes整机产品设明令禁令，但对高端SerDes IP（如Synopsys、Cadence）实施出口管制；中国虽在设备与材料环节无显著瓶颈，但在224G级DSP芯片所需的<7nm先进制程及长期积累的设计能力上仍存明显差距。

分析框架

本报告采用“技术参数→升级节奏→物理约束→架构替代”的递进式产业分析框架。首先厘清SerDes核心指标（NRZ/PAM4、ADC/DSP依赖关系），再基于量产进度判断各代际（112G/224G/448G）所处生命周期阶段；继而识别出制约持续升级的根本约束（PCB与封装材料物理极限），由此自然引出系统级解决方案（CPO/NPO）的必要性与紧迫性；最后结合产业链分工与地缘政策，拆解不同参与方的竞争壁垒与现实挑战，形成从微观技术到宏观产业格局的完整逻辑链。

方法论与常识提炼

• 行业/产业分析框架供需框架

  本篇虽未直接讨论供需数量，但隐含以‘供给能力（SerDes速率提升天花板）’为约束条件，倒推下游AI网络架构的必然演化路径

  当某项技术的供给端（如SerDes速率）逼近物理极限时，下游应用（AI训练集群）的旺盛需求将倒逼系统架构创新（如CPO），这是典型的供给约束驱动需求适配的产业分析逻辑

• 行业/产业分析框架产业链上中下游传导

  报告清晰呈现了从底层IP（Synopsys/Cadence）→芯片设计（NVIDIA/Broadcom）→系统集成（AI服务器/交换机）→最终AI网络应用的全链条传导关系

  通过梳理SerDes在产业链中的位置，说明上游IP能力受限会直接影响中游芯片性能，进而制约下游AI网络规模部署，帮助读者理解技术瓶颈如何逐级放大为产业瓶颈

• 周期与景气框架技术迭代周期

  SerDes代际升级周期（112G→224G→448G）

  技术代际更替并非线性匀速，而是呈现‘量产→早期→商用’的非对称周期特征；本报告通过标注各代际所处阶段，提示投资者关注技术拐点带来的结构性机会

标的映射与对比

研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。

• NVIDIA CORP (NVDA.US)

  生态闭环型SerDes整合者，将SerDes深度耦合于AI GPU与网络芯片中，直接受益于CPO/NPO架构演进

  优势

  拥有全栈AI硬件生态与强大芯片定义能力，可主导SerDes与光互连协同设计

  劣势

  高度依赖外部先进制程与封装产能，供应链地缘风险集中

  对比

  相较Broadcom/Marvell等传统通信芯片商，NVIDIA在AI场景定义权与系统级优化能力上更具优势

  风险

  美国对高端AI芯片及配套技术出口管制持续加码的风险

关键数据

• 主流编码标准分界点56Gbps低于此值用NRZ，高于此值必须用PAM4
• 当前量产水平112G已进入Volume Production阶段
• 下一代主力节点224G处于Early Innings阶段
• 448G商用预期3–5年专家预估时间窗口
• 国产224G关键瓶颈<7nm工艺节点对应DSP芯片制造能力

影响与含义

对AI基础设施产业链而言，SerDes速率见顶意味着单纯堆叠互连带宽的旧路径难以为继，CPO/NPO将成为未来3–5年AI网络升级的核心载体，利好光引擎、硅光、先进封装等配套环节；对国内半导体产业而言，高端SerDes IP与DSP设计能力的缺失，凸显了在AI底层互连技术领域的自主可控短板，也指明了国产替代的重点攻坚方向；对头部AI芯片厂商（如英伟达），其垂直整合能力在SerDes与光互连融合趋势下将进一步强化护城河。

风险

• SerDes物理速率逼近极限后，CPO/NPO技术落地进度不及预期
• 美国扩大对SerDes相关IP、EDA工具及先进封装设备的出口限制
• 中国在<7nm DSP设计与制造环节长期无法突破，导致224G+ SerDes产品持续落后

后续跟踪

• 224G SerDes芯片在主流AI加速卡与交换机中的实际导入节奏
• CPO/NPO样机在大型云厂商AI集群中的测试反馈与规模化部署时间表
• 国内SerDes IP厂商（如思特威、杰华特等）在224G级别产品的流片与验证进展