4F²垂直栅极DRAM通过背栅与位线屏蔽改善保持能力和感测裕量
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4F²垂直栅极DRAM通过背栅与位线屏蔽改善保持能力和感测裕量
SK hynix研发团队展示了采用PUC架构的4F²垂直栅极DRAM，并验证背栅、位线屏蔽及晶圆减薄方案。报告认为该架构兼具缩微潜力、稳健读写和优于传统二维DRAM的数据保持表现，但仍需平衡结工程、阈值控制、亚阈值摆幅和导通电流。
- 从成本与工艺角度看，垂直栅极可延伸至10nm之后的多代缩微。
- 与埋入式栅极相比，垂直栅极方案不受SAC挑战约束，所需EUV步骤更少，单元效率更优。
- 浮体垂直栅极单元在静态待机、静态激活和动态模式下均呈现优于二维DRAM的数据保持性能。
- 共享背栅能够调节阈值电压并抑制相邻字线偏置引起的通过栅电场干扰。
- 位线屏蔽通过截断相邻位线间的电场耦合，显著减少耦合噪声和感测失败，并恢复感测裕量。
- 背面研磨结合深n阱工程已验证可用于潜在的POC架构。
研报解读
概览
报告围绕4F²垂直栅极DRAM的缩微与集成问题，依次研究PUC架构、数据保持、结工程、共享背栅、位线屏蔽以及面向POC架构的晶圆减薄。其结论是，这套集成方案已展现稳健的单元晶体管和读写性能，并具备支持未来高密度DRAM的潜力。
核心观点
报告首先从成本和工艺可扩展性比较6F²与4F²方案。其判断是，垂直栅极能够延伸至10nm之后的多代缩微，但电容器仍需持续改进。与埋入式栅极相比，表格显示垂直栅极不存在SAC挑战，EUV步骤少于参考方案，结合PUC与Deck后的单元效率也更好，因此4F²垂直栅极路线在面积效率和工艺缩微方面具有吸引力。 在器件集成上，报告采用4F²垂直栅极DRAM的PUC架构，将垂直沟道与融合晶圆键合结合。最终验证结果显示，该架构具有稳健的单元晶体管和读写操作，因而被认为有望用于未来高密度DRAM；这也是后续背栅、位线屏蔽和晶圆减薄技术的集成基础。 数据保持是该架构的主要性能优势之一。报告称，浮体垂直栅极单元在静态待机、静态激活和动态三种模式下，数据保持性能均优于传统二维DRAM。与此同时，浮体单元存在空穴累积导致电势下降的问题，栅诱导漏极泄漏（GIDL）及关断电流（IOff）因此成为需要控制的因素。报告通过结工程有效控制GIDL，并提出协同优化陷阱深度与结深度，以在数据保持和驱动电流之间取得平衡。 共享背栅用于解决阈值电压和相邻字线干扰问题。报告验证，共享BG既能调节阈值电压Vth，也能抑制相邻字线偏置造成的通过栅电场干扰。不过，这并非无成本改善：Vth控制和通过栅效应抑制需要与亚阈值摆幅SS及导通电流Ion权衡。报告认为相关Ion/SS代价仍处于可接受范围。 随着单元缩小至4F²，相邻位线之间的寄生电容大幅增加，导致位线间耦合噪声上升并压缩感测裕量。报告为此在相邻位线之间加入屏蔽电极，为耦合信号提供通向地的低阻抗路径，并截断位线之间的电场耦合。测试显示，BLS显著降低位线耦合噪声和感测失败；结论页以“3% → 80%”概括相关改善效果，并称感测裕量得到完全恢复。 最后，报告验证了面向潜在POC架构的晶圆减薄路径：对外围晶圆进行背面研磨，并通过深n阱工程实现阱隔离。综合来看，报告将PUC集成、浮体单元的保持优势、共享背栅的电场控制、BLS的噪声抑制以及晶圆减薄视为一套相互配合的技术组合，但其进一步扩展仍依赖电容器持续改进和多项器件参数之间的协同优化。
分析框架
报告先比较6F²与4F²路线的成本、工艺和器件表现，再展示PUC架构下的4F²垂直栅极DRAM集成。随后按关键器件问题逐项验证：通过不同运行模式比较数据保持表现，以结工程平衡泄漏、保持和驱动能力，测试共享背栅对阈值及相邻字线干扰的影响，再比较有无BLS时的位线噪声和感测性能，最后验证背面研磨与深n阱隔离的晶圆减薄方案。
方法论与常识提炼
6F²与4F²器件及工艺对比
报告从SAC难度、EUV步骤、单元效率和器件性能等维度比较不同DRAM单元路线，用于判断4F²垂直栅极方案的缩微与集成价值。
器件参数协同权衡
报告并非单独追求某一指标，而是协同调整陷阱深度、结深度和背栅设计，在数据保持与驱动电流、阈值控制与通过栅抑制、亚阈值摆幅与导通电流之间寻找平衡。
有无位线屏蔽的对照验证
报告比较安装BLS前后的位线耦合噪声、感测信号和感测失败情况，以检验屏蔽电极截断相邻位线电场耦合的实际效果。
关键数据
- 垂直栅极缩微范围10nm之后的多代报告从成本和工艺角度判断垂直栅极可继续缩微多个世代。
- SAC工艺挑战Vertical Gate：Free；Buried Gate：Challenge6F²与4F²成本及工艺比较。
- EUV步骤Vertical Gate：Less；Buried Gate：Ref.垂直栅极所需EUV步骤少于参考的埋入式栅极方案。
- 单元效率Vertical Gate：Better；Buried Gate：Ref.基于PUC与Deck组合的比较结果。
- 数据保持覆盖模式静态待机、静态激活、动态模式报告称浮体垂直栅极单元在三种模式下均优于二维DRAM。
- BLS相关改善指标3% → 80%结论页用该数值描述BLS消除主要位线间耦合噪声并恢复感测裕量的效果。
影响与含义
报告认为，4F²垂直栅极DRAM可借助PUC架构提高单元效率并延续缩微；浮体单元、共享背栅和BLS分别改善数据保持、阈值及通过栅干扰控制、位线感测可靠性。晶圆减薄验证则为潜在POC架构提供了集成路径，使整套技术组合具备面向未来高密度DRAM的可能性。
风险
- 陷阱深度与结深度需要协同优化，否则数据保持与驱动电流之间可能失衡。
- 共享背栅改善阈值控制和通过栅干扰时，需要承担亚阈值摆幅与导通电流方面的权衡。
- 4F²结构会显著增加相邻位线间寄生电容，若屏蔽不足将压缩感测裕量并增加感测失败。
- 垂直栅极继续缩微仍要求电容器技术持续改进。
后续跟踪
- 关注陷阱深度与结深度的协同优化能否持续兼顾数据保持和驱动电流。
- 关注共享背栅对Vth及通过栅电场干扰的改善是否能维持可接受的Ion和SS权衡。
- 关注BLS在后续集成中对位线耦合噪声、感测裕量和感测失败的抑制效果。
- 关注背面研磨与深n阱隔离方案能否进一步支持潜在POC架构。
- 关注电容器改进能否配合垂直栅极实现10nm之后的多代缩微。