AMD的竞争边界正从单颗芯片扩展至封装、机架和整个AI集群

概览

报告围绕AMD数据中心与AI架构的演进展开，核心结论是其战略已不再局限于CPU和GPU芯片竞争，而是通过异构集成降低数据移动成本，将系统设计范围依次扩展至封装、节点、机架和集群。报告据此认为，评估AMD竞争力的标准应由核心数量或GPU FLOPS转向机架及AI工厂层面的有效算力、带宽、能效和协同效率。

核心观点

首先，报告把定制ASIC视为AMD未来的重要机会之一。大型云服务商正在并行采用通用GPU和针对特定AI工作负载优化的自研ASIC，两类架构不一定相互替代，而可能长期共存。AMD的潜在优势不只是设计一颗ASIC，而是把客户自有的加速器IP与其CPU、I/O、内存控制器、裸片间互连和封装技术结合。AMD已有由CPU计算裸片、GPU计算裸片、I/O裸片、HBM、Infinity Fabric和芯粒封装组成的模块化基础，因此定制ASIC可被理解为其CPU/GPU异构集成能力向第三方加速器IP的自然延伸。把计算单元放得更近，可以减少传统PCIe和PCB连接带来的SerDes功耗、信号损耗与时延，同时提高带宽密度并降低每比特能耗。 其次，EPYC的核心优势正在由“更多核心”转向芯粒架构。报告将其结构概括为“Compute Die → Chiplet → I/O Die → Package → Server Platform”：计算裸片负责主要处理能力，I/O裸片整合内存控制器、PCIe/CXL、Fabric连接和外部I/O。相较大型单片CPU，芯粒具有三项主要优势：较小裸片可降低单个缺陷导致整颗芯片报废的风险，改善晶圆利用率和制造经济性；计算与I/O功能可以采用不同制程，分别优化性能、成本与良率；同一计算裸片可通过不同核心数、TDP和内存配置覆盖多个服务器市场。因而下一阶段EPYC竞争更接近“Compute Density × Memory Bandwidth × I/O Bandwidth × Packaging Efficiency × Power Efficiency”，而不只是核心数量。 随着核心密度提升，内存和I/O会成为新的EPYC瓶颈。如果内存带宽没有同步扩张，继续增加核心的边际收益将下降，升级重点因此会更多落在I/O裸片。该裸片需要同时承载DDR内存接口、PCIe、CXL、芯粒互连、加速器连接和网络I/O，正从辅助部件转为服务器CPU架构中的关键环节。在AI服务器中，CPU还要持续与GPU、NIC、DPU、存储、CXL内存及其他加速器交换数据，因此报告建议将CPU性能的观察框架从“Core Count × IPC × Frequency”扩大为“Compute × Memory × I/O × Interconnect ÷ Power”。 CPU与GPU的关系也在由主机—加速器层级转向平台级协同。大型AI模型带来数据预处理、内存管理、KV Cache、网络、存储访问和分布式计算负载，使CPU重新成为AI基础设施的重要组成部分。AMD未来的重点因而不只是增加GPU数量，而是改善CPU、GPU和内存之间的协调。架构演进路径由“CPU → PCIe → GPU”转向“CPU ↔ High-Speed Fabric ↔ GPU ↔ HBM”，最终形成“CPU + GPU + HBM + NIC + Switch + Optical I/O”的完整系统，这也是Helios的基础原则之一。 Helios的意义在于把AMD从组件供应商推向机架级计算平台参与者。过去AMD主要供应EPYC CPU和Instinct GPU，由服务器OEM与ODM完成系统集成；机架级架构则要求AMD参与CPU、GPU、HBM、互连、交换机、NIC、供电、液冷、机械结构和软件的协同设计。AI硬件的基本设计单元由“Die → Package → Board → Tray → Rack → Cluster”逐级扩大，GPU成为更大规模“AI工厂”中的一个计算单元。由于更强的加速器同时带来更高功耗，系统性能越来越受内存带宽、网络带宽、供电、冷却和互连效率约束，AMD的竞争力因此需要更多在机架层而非仅以GPU FLOPS衡量。 Instinct GPU的扩展方式同样正在改变。仅靠半导体制程微缩已不足以持续推动AI性能增长，架构开始转向“Multiple Compute Dies + I/O Dies + HBM + Advanced Packaging”。AMD可以把不同功能拆分至多个裸片，再通过高速裸片间接口重连成更大的加速器；这样既可降低超大单片裸片的良率风险，也能让不同功能采用不同制程，但代价是封装复杂度显著上升。先进封装由后端制造环节变成GPU架构本身，最终可出货良率需同时考虑“KGD Yield × Bonding Yield × Interconnect Yield × HBM Yield × Packaging Yield × Final Test Yield”，任何一个阶段出问题都会减少最终可交付加速器数量。 在这一体系中，SoIC与CoWoS解决不同维度的扩展问题。SoIC主要通过3D堆叠和混合键合进行Z轴垂直集成，缩短裸片间距离、提高互连密度与带宽密度，并降低通信功耗；CoWoS主要利用中介层、RDL和先进基板进行X-Y平面扩展，把GPU计算裸片、I/O裸片和多组HBM整合到大型封装中。两者结合，使加速器能够逐步突破单个光罩、单颗裸片以及传统封装的物理限制。 先进封装的竞争焦点也正由名义产能转向“Good Package Output”。大型AI加速器同时包含多个逻辑裸片、多个HBM堆栈、中介层或RDL结构、先进基板以及大量微凸点或混合键合接口，任一关键裸片或接口缺陷都可能显著拉低封装良率并造成较大经济损失。报告据此将竞争力落在晶圆制造、先进封装、3D集成与测试四方面的协同能力，而不是只比较CoWoS产能；能够统筹这些环节的供应商在AI加速器产业链中的重要性将随之提升。 下一代Instinct的实际性能也不能简单解释为单颗GPU相对前代提升多少倍。AI训练和推理依赖完整系统，报告关注计算性能、HBM带宽、Scale-Up带宽、集群利用率、Scale-Out网络和软件效率等共同因素。即使单颗GPU算力大幅提高，GPU之间通信带宽不足仍会约束集群表现，因此未来Instinct的竞争范围将由GPU硅片延伸至Helios平台，产品形态也从单颗GPU走向GPU集群，最终成为AI工厂。 随着GPU集群扩大，网络成为下一项主要瓶颈。更高速的SerDes会加剧PCB走线、连接器、封装布线和Retimer面临的插入损耗、功耗与信号完整性压力。传统链路“Switch ASIC → Package → PCB → Connector → Optical Module”包含较长的高速电气通道；CPO则把光引擎移到交换ASIC附近，形成更接近“Switch ASIC → Optical Engine → Fiber”的结构，从而缩短电气路径，并降低插入损耗、SerDes功耗、Retimer需求和PCB信号完整性压力。报告强调，CPO不是简单把光模块移入封装，而是对AI集群I/O架构的重新设计。 综合来看，EPYC、Instinct、SoIC、CoWoS、Helios与CPO都在解决同一个问题——数据移动。CPU芯粒处理计算裸片之间的数据传输，HBM连接计算与内存，SoIC处理垂直裸片互连，CoWoS处理GPU与HBM之间的封装级传输，高速Fabric支持CPU—GPU及GPU—GPU通信，Helios协调机架级计算，CPO则面向机架间和集群级传输。AI计算瓶颈由算力不足逐渐转为无法高效移动数据以保持计算资源充分利用。 因此，AMD的扩展路线被概括为“Transistor Scaling → Chiplet Scaling → Package Scaling → Rack Scaling → Cluster Scaling”：EPYC负责CPU扩展，Instinct负责加速器扩展，SoIC和CoWoS负责封装扩展，Helios负责机架扩展，网络与CPO把架构延伸至集群。AMD与NVIDIA、Intel及云服务商自研ASIC的竞争不应再被简化为CPU对CPU或GPU对GPU，而应比较谁能在机架乃至整个数据中心内部署更多有效AI算力，同时减少功耗、时延和数据移动成本。报告最终认为，AMD最重要的长期技术资产是“EPYC + Instinct + Chiplets + HBM + Advanced Packaging + Networking + Helios + CPO”形成的异构计算平台，其目标正由“More Compute per Chip”转向“More Useful Compute per AI Factory”。

分析框架

报告按照从芯片到集群的层级推进分析：先讨论定制ASIC如何延伸AMD的异构集成能力，再拆解EPYC芯粒架构、内存与I/O瓶颈以及CPU—GPU协同；随后把观察范围扩大至Helios机架设计、Instinct多裸片架构、SoIC/CoWoS和复合封装良率；最后分析系统级性能、网络瓶颈与CPO，并用“数据移动成本”把各层技术路线统一起来。判断竞争力时，报告持续将单点指标替换为系统指标，例如由核心数量转向计算、内存、I/O、互连和功耗，由封装产能转向良品封装产出，由单颗GPU性能转向集群利用率与AI工厂有效算力。

方法论与常识提炼

• 竞争与战略框架护城河/竞争优势

  异构计算整合能力

  报告没有把AMD的优势限定为单颗CPU、GPU或ASIC设计能力，而是将其归因于整合计算裸片、I/O、HBM、互连、封装、机架和网络的长期平台能力。

• 行业/产业分析框架

  芯片—封装—机架—集群的分层瓶颈分析

  报告逐层识别AI系统中的内存、I/O、封装良率、互连、供电、冷却和网络约束，以说明性能竞争为何从单芯片扩展至整个AI工厂。

• 行业/产业分析框架

  复合封装良率拆解

  报告把最终可出货加速器的良率视为KGD、键合、互连、HBM、封装和终测良率的共同结果，用于说明名义封装产能不能等同于实际良品产出。

• 行业/产业分析框架替代效应分析

  通用GPU与定制ASIC的共存关系

  报告认为云服务商采用的通用GPU与自研ASIC并非必然互相替代，两者可针对不同工作负载在大型数据中心内并行存在。

标的映射与对比

研报将主题/逻辑映射到具体标的时的结构化摘要（优势、劣势、对比与风险）。

• Advanced Micro Devices, Inc.（AMD）

  报告将AMD定位为从CPU与GPU供应商向机架级、集群级异构AI计算平台提供者演进的主体。

  优势

  已建立涵盖EPYC、Instinct、CPU/GPU计算裸片、I/O裸片、HBM、Infinity Fabric和芯粒封装的模块化基础，并具备把不同计算与互连技术整合为平台的经验。

  劣势

  向机架和集群扩展会显著增加先进封装、互连、供电、液冷、机械结构与软件协同的复杂度，单颗芯片性能已不足以决定整体竞争力。

  对比

  相较NVIDIA、Intel及云服务商自研ASIC，报告认为竞争标准将不再是CPU对CPU或GPU对GPU，而是单位机架及数据中心内的有效AI算力、能耗、时延和数据移动成本。

  风险

  封装任一环节的良率问题、GPU间通信带宽不足、内存与I/O扩展滞后，以及机架级软硬件协同不充分，都可能限制最终系统表现。

关键数据

• EPYC综合竞争指标Compute Density × Memory Bandwidth × I/O Bandwidth × Packaging Efficiency × Power Efficiency报告认为EPYC竞争已不应只按核心数量衡量。
• 服务器CPU性能框架变化Core Count × IPC × Frequency → Compute × Memory × I/O × Interconnect ÷ Power反映AI服务器性能越来越依赖系统I/O吞吐与能效。
• CPU与GPU平台架构演进CPU → PCIe → GPU；CPU ↔ High-Speed Fabric ↔ GPU ↔ HBM；CPU + GPU + HBM + NIC + Switch + Optical I/O架构由传统主机—加速器连接转向平台级协同。
• AI硬件设计单元Die → Package → Board → Tray → Rack → ClusterHelios把AMD的设计边界扩大到机架层。
• 先进封装复合良率KGD Yield × Bonding Yield × Interconnect Yield × HBM Yield × Packaging Yield × Final Test Yield任何环节失效都可能减少最终可出货加速器数量。
• SoIC与CoWoS分工SoIC = Vertical Integration；CoWoS = Horizontal IntegrationSoIC处理Z轴垂直扩展，CoWoS处理X-Y平面扩展。
• CPO链路变化Switch ASIC → Package → PCB → Connector → Optical Module；转向Switch ASIC → Optical Engine → Fiber目标是缩短高速电气路径，降低损耗与功耗。
• AMD扩展路线Transistor Scaling → Chiplet Scaling → Package Scaling → Rack Scaling → Cluster Scaling竞争范围由晶体管和芯粒逐步扩大到封装、机架及集群。
• 长期异构计算平台EPYC + Instinct + Chiplets + HBM + Advanced Packaging + Networking + Helios + CPO报告认为该整合平台比任何单一CPU或GPU更能代表AMD的长期技术资产。
• 技术战略目标“More Compute per Chip” → “More Useful Compute per AI Factory”评价重点从单芯片算力转向AI工厂层面的有效算力。

影响与含义

报告的主要含义是，AMD及AI加速器产业链的竞争评价标准需要系统化：CPU应同时观察内存、I/O、互连和功耗，GPU应观察HBM、Scale-Up、Scale-Out、软件和集群利用率，先进封装应观察良品产出而非名义产能。随着设计边界扩大，AMD需要由芯片组件供应商转向能够协同计算、网络、供电、散热和软件的机架级平台参与者；晶圆制造、3D集成、先进封装、测试及光互连的协同重要性也会随之上升。

风险

• 多裸片GPU降低超大单片裸片的良率风险，但会显著提高封装和集成复杂度。
• KGD、键合、互连、HBM、封装或终测任一环节出现问题，都可能压低最终良品封装产出并造成经济损失。
• 如果内存带宽和I/O能力未随CPU核心密度同步提升，增加核心带来的边际性能收益可能下降。
• 即使单颗GPU算力显著提高，GPU间通信带宽不足仍会限制集群性能和计算资源利用率。
• 更高速度的SerDes会增加插入损耗、功耗、Retimer需求及PCB信号完整性压力。
• 机架级系统越来越受供电、液冷、网络带宽、软件效率和互连协同约束。

后续跟踪

• 关注EPYC后续升级是否同步改善内存带宽、I/O裸片、PCIe/CXL及加速器连接能力。
• 关注AMD是否参与云服务商定制ASIC项目，以及能否把客户加速器IP与自身CPU、I/O、内存和封装技术整合。
• 关注Helios在CPU、GPU、HBM、交换机、NIC、供电、液冷和软件方面的机架级协同进展。
• 关注先进封装的Good Package Output，以及KGD、键合、互连、HBM、封装和终测的复合良率。
• 关注下一代Instinct的HBM带宽、Scale-Up带宽、Scale-Out网络、集群利用率与软件效率，而非只看单颗GPU性能。
• 关注CPO能否缩短高速电气路径并降低插入损耗、SerDes功耗、Retimer需求和信号完整性压力。